يهدف هذا المشروع إلى توصيف و تنفيذ تصميم عتادي لخوارزمية المسح باستخدام دارة قابلة للبرمجة FPGA ، بحيث يستطيع هذا التصميم أن يمسح صور بدقة عالية في الزمن الحقيقي، على الرغم من أن خوارزمية المسح خوارزمية تعمية كتلية. جرى اختيار كتل بقياس 256x256 بيكسل
لتأمنٌ معدّل معطيات مناسب للعمل بالزمن الحقيقي. وقع الاختيار على تقنية
FPGA لبناء الكيان الصلب لهذه الخوارزمية، لما تتمتع به من إمكانيات هائلة في الحجم و السرعة.
